AMD Zen 7 'Florence' lek teistert 288-core Epyc-chips en grote efficiëntiewinst voor laptops

Een AMD Epyc serverprocessor in zijn socket.

Via Moore's Law Is Dead is een nieuwe reeks dia's opgedoken die worden toegeschreven aan AMD, met details over het Zen 7 serverplatform van het bedrijf. De bovenste SP7/SP8-configuratie, die de codenaam Florence heeft, schaalt naar verluidt naar 288 cores over acht Steamboat CCD's, koppelt krachtige cores met een aparte gestapelde L3 cache-die en blijft compatibel met bestaande Zen 6 IO-dies.

Anmol Dubey (vertaald door DeepL / Ninh Duy), Gepubliceerd 18-04-2026 🇺🇸 🇮🇹 ...

AMD's volgende generatie serverplatform kan mainstream core-tellingen naar een gebied duwen dat een paar jaar geleden nog ondenkbaar was, waarbij gebruikers van werkstations en high-end desktopcomputers mogelijk van dezelfde bouwstenen kunnen profiteren.

Volgens een reeks dia's die zijn gedeeld door de bekende hardwarelekker Tom, de gastheer van Moore's Law Is Dead op YouTube, AMD's Zen 7 EPYC vlaggenschipmet de codenaam Florence, gebaseerd op twee "Dwarka" I/O dies en twee "Mathura" geheugen dies, beide vernoemd naar oude Indiase steden van aanzienlijk historisch en spiritueel belang, gekoppeld aan maximaal acht 36-core Steamboat CCD's, wat 288 cores per socket oplevert.

Elke Steamboat CCD combineert een Zen 7 core op TSMC's A14-node met een aparte L3 cache chiplet op N4P, onderop gestapeld in plaats van bovenop zoals bij de bestaande 3D V-Cache. De dia's vermelden 7 MB L3 per core, een PCIe 6 + CXL 3.2 interface, xGMI4-80G verbindingssnelheid en een TDP van maximaal 600 W.

Een uitgelekte AMD-serverroutekaart laat zien dat Venice-SP7 (Zen 6, 256 cores) tegen het einde van 2028 overgaat in Florence-SP7 (Zen 7, 288 cores), met een PCIe Gen 7-platform dat wordt aangekondigd voor 2029.

Moore's Law Is Dead's samenvatting van de uitgelekte details van AMD Zen 7 Florence en Grimlock, inclusief Epyc core-tellingen, desktop chiplet-configuraties en schattingen van mobiele prestatieverhoging.

Zowel de Dwarka IO-matrijs als de Mathura-geheugenmatrijs zullen gebruikmaken van TSMC's N3C-proces. Eén dia toont een A0 tape-out gepland voor oktober 2026, met productie gepland voor medio 2028 en een lancering rond het einde van dat jaar. Een afzonderlijke vermelding op de routekaart wijst op een PCIe Gen 7-platform dat rond 2029 verschijnt, mogelijk als een middengeneratie refresh op een nieuwe socket.

Kopers van de huidige generatie AMD-platforms hoeven mogelijk niet van socket te wisselen om van de volgende architectuursprong te kunnen profiteren, en vooral laptopgebruikers zullen de grootste voordelen zien. De gelekte documenten geven aan dat Zen 7 CCD's achterwaarts compatibel zijn met de vorige generatie Kedar en Weisshorn IO dies, terwijl Silverton CCD's zullen werken met Badri, Kedar, Puri en Dwarka IOD's in SP7- en SP8-verpakkingen, met ondersteuning voor 2, 4, 6 of 8 CCD's per socket. Threadripper en HEDT-ondersteuning via de Dwarka IOD wordt expliciet genoemd.

Een aparte prestatietabel voor de consumentgerichte Silverton en Silverking chiplets vermeldt per-core winsten van 16 tot 20 procent bij serverwerkbelastingen van minder dan 9 W en 30 tot 36 procent in 3 W/core client APU scenario's, wat wijst op bijzonder sterke efficiëntieverbeteringen voor dunne en lichte laptops.

Tom speculeert dat de 36-core Steamboat CCD's vergelijkbare breedte als de 16-core Silverton AMD theoretisch in staat zou kunnen stellen om twee Steamboats op AM5 te plaatsen voor een 72-core desktopchip, hoewel geen enkele gelekte slide een dergelijk product bevestigt. De uitgelekte slide bevestigt echter niet dat het om een dergelijk product gaat. De uitgelekte slide suggereert dat een dergelijk onderdeel eerder gericht zou zijn op embedded klanten dan op de doe-het-zelfmarkt.

Bekijk zijn video, hieronder gelinkt, voor een gedetailleerde blik op de gelekte informatie en zijn kijk erop.