Een QEMU-patch van een AMD-ingenieur bevestigt details over de Zen 6 Epyc-Venice-CPU, waaronder een oplossing voor een al lang bestaande beveiligingskwetsbaarheid

Ben Cheatham, software-engineer bij AMD , heeft een reeks van vier patches ingediend ingediend bij de QEMU-ontwikkelingsmailinglijst, waarmee een officieel „Epyc-Venice“-CPU-model wordt toegevoegd aan de x86-emulatiecode van het project. De patch, gedateerd op 30 juni 2026, biedt het eerste inzicht vanuit de primaire broncode in de CPUID-functieset en de cachehiërarchie van AMD’s aankomende Zen 6 Epyc-serverprocessors, bekend onder de codenaam Venice. Een afzonderlijke lscpu-uitvoer die is ingediend bij OpenBenchmarking , afkomstig van een echt Epyc-Venice-ontwikkelingsmonster, bevestigt de specificaties van de patch op basis van daadwerkelijk silicium.

Het nieuwe model wordt gedefinieerd met familie 26, model 80 en stepping 0, en presenteert zich aan gastbesturingssystemen als „AMD EPYC-Venice Processor”. Het bouwt voort op de basisfuncties van het bestaande Epyc-Turin (Zen 5)-model en voegt verschillende nieuwe uitbreidingen van de instructieset toe: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 en een nieuwe AVX512 Bit Matrix Multiply (BMM)-instructie die eerder in dezelfde patchreeks werd geïntroduceerd. Het model biedt tevens ondersteuning voor CET Shadow Stack, TSC_ADJUST en een nieuwe beveiligingsfunctie tegen speculatieve uitvoering, genaamd Enhanced Return Address Prediction Security (ERAPS).

Opvallend is dat de patch de vlag SRSO_NO instelt, wat aangeeft dat de kern niet kwetsbaar is voor Speculative Return Stack Overflow, een kwetsbaarheid in speculatieve uitvoering die eerdere Zen-generaties trof. De uitvoer van OpenBenchmarking lscpu bevestigt dit onafhankelijk op echte hardware, met de vermelding „Spec rstack overflow: Not affected.” SRSO maakt misbruik van de return address predictor van de CPU en misleidt deze zodat deze speculatief code uitvoert op een door de aanvaller gekozen adres, voordat de verkeerde voorspelling wordt opgemerkt; eerdere Zen-chips van AMD vertrouwden op softwarematige maatregelen, zoals het leegmaken van de branch prediction-status bij contextwisselingen, wat ten koste gaat van de prestaties. Een oplossing op hardwareniveau houdt in dat de Venice-kernen dit aanvalspad in de chip zelf afsluiten in plaats van via softwarepatches, waardoor de overhead wordt verminderd. Deze hardware-mitigatie gaat gepaard met ERAPS, een nieuw mechanisme dat lijkt te regelen hoeveel geschiedenis van retouradressen de voorspeller per gast bijhoudt, op basis van de RAPSIZE-parameter die in dezelfde patchreeks wordt besproken.

(Het is vermeldenswaard dat de meeste Intel-CPU’s van het afgelopen decennium fundamenteel vergelijkbare kwetsbaarheden vertonen die misbruik maken van hardware-takvoorspelling, waarbij patches hiervoor ten koste gaan van de prestaties van gebruikers.)

De cacheconfiguratie die in de patch wordt vermeld, omvat een L1-gegevenscache van 48 KB met 12-way-verdeling en een L1-instructiecache van 32 KB met 8-way-verdeling per kern, ongewijzigd ten opzichte van de Zen 5 Turin-generatie. De L2-cache wordt vermeld als 1 MB per kern, met 16-way en inclusief, wat eveneens overeenkomt met Turin. De L3-cache wordt vermeld als 64 MB, met 16-way, gedeeld op die-niveau. Het OpenBenchmarking-voorbeeld komt hiermee eveneens overeen.

Hoewel geen van beide bronnen informatie geeft over geheugenondersteuning of prijzen, heeft AMD-CTO Mark Papermaster afzonderlijk bevestigd dat Epyc Venice officieel zal worden onthuld tijdens het „Advancing AI“-evenement van AMD https://www.amd.com/en/corporate/events/advancing-ai.html in San Francisco op 22 en 23 juli officieel wordt onthuld, wat betekent dat de volledige specificaties, prijzen en informatie over de beschikbaarheid naar verwachting binnen enkele dagen bekend zullen worden gemaakt.